Mentor Graphics ModelSim SE-64 2019.2 中文免费版

Mentor Graphics ModelSim SE 是业界最优秀的HDL语言仿真器，它提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog混合仿真的仿真器。是作FPGA/ASIC设计的RTL级和门级电路仿真的首选，它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试.

西门子的Mentor公司很高兴地宣布推出ModelSim 2019.2，统一的调试和仿真环境为当今的FPGA设计人员提供了高效的工作环境。

Modelsim HDL仿真器为FPGA客户提供了简单经济高效的方式来加速FPGA开发，实验室培训和测试。许多FPGA设计人员在充分审查其设计之前都会去实验室。这意味着实验室中几周甚至几个月的低效调试时间。实验室测试对设计中信号的可见性有限。这可能需要8个小时才能完成一个地方和路线只是设备附加信号或修复一个小错误。通过仿真，调试环路更快，并且可以完全查看设计中的信号。在进入实验室之前，仿真可以实现更高质量的FPGA设计，从而使实验室调试期间花费的时间更加高效和集中。

除了支持标准HDL，ModelSim还提高了设计质量和调试效率。ModelSim屡获殊荣的单内核模拟器(SKS)技术可在一种设计中实现VHDL和Verilog的透明混合。其架构允许独立于平台的编译，具有本机编译代码的出色性能。

图形用户界面功能强大，一致且直观。所有窗口都会在任何其他窗口中自动更新活动。例如，在Structure窗口中选择设计区域会自动更新Source，Signals，Process和Variables窗口。您可以在不离开ModelSim环境的情况下编辑，重新编译和重新模拟。所有用户界面操作都可以编写脚本，模拟可以批量或交互模式运行。ModelSim模拟行为，RTL和门级代码，包括VHDL VITAL和Verilog门库，其时序由标准延迟格式(SDF)提供。